الگوریتم مسیریابی با قابلیت تحمل‌پذیری اشکال برای شبکه روی تراشه سه‌بعدی
محورهای موضوعی : electrical and computer engineeringمصطفی تقی‌زاده فیروزجایی 1 , مجتبی ولی‌نتاج 2 , مجتبی منصوری 3
1 - دانشگاه صنعتي نوشیروانی بابل
2 - مهندسی برق و کامپیوتر
3 - دانشگاه صنعتي نوشیروانی بابل
کلید واژه: شبکه روی تراشه شبکه روی تراشه سه‌بعدی الگوریتم مسیریابی تحمل‌پذیری اشکال قابلیت اطمینان,
چکیده مقاله :
کارایی شبکه‌های روی تراشه به طور گسترده‌ای به الگوریتم‌های مسیریابی به کار رفته در آنها وابسته است. در سالیان اخیر، الگوریتم‌های مسیریابی زیادی برای شبکه‌های روی تراشه دوبعدی و سه‌بعدی طراحی‌شده است. شبکه روی تراشه سه‌بعدی که برای افزایش کارایی شبکه روی تراشه دوبعدی معرفی گردیده، از ترکیب مفاهیم شبکه روی تراشه و مجتمع‌سازی سه‌بعدی به وجود آمده است. در این گونه مدارها عناصر نیمه‌هادی به روشی خاص به صورت پشته‌ای روی یکدیگر قرار می‌گیرند. به دلیل تأثیرات قابل توجهی که اشکال‌های لینک‌ها یا گره‌های شبکه روی تراشه بر عملکرد مدار می‌گذارند، الگوریتم‌های مسیریابی بایستی روش‌هایی را به کار گیرند تا از تأثیرات اشکال جلوگیری نمایند. این ویژگی خصوصاً در شبکه روی تراشه سه‌بعدی که احتمال رخداد اشکال در لینک‌های عمودی آن قابل توجه است، اهمیت بیشتری دارد. در این مقاله، یک روش جدید برای مسیریابی در شبکه روی تراشه سه‌بعدی به نام FT-ZXY معرفی می‌شود که بدون استفاده از کانال‌های مجازی و در نتیجه با سربار سخت‌افزاری ناچیز، قابلیت تحمل اشکال‌های منفرد در لینک‌های افقی و اشکال‌های چندگانه در لینک‌های عمودی را دارد. نتایج شبیه‌سازی نشان می‌دهد که الگوریتم مسیریابی پیشنهادی از نظر پارامترهای ارزیابی مانند تأخیر، قابلیت اطمینان، سربار سخت‌افزاری و توان مصرفی، عملکرد بهتری نسبت به الگوریتم‌های مطرح‌شده قبلی دارد.
The performance of Networks-on-Chip is highly dependent to the incorporated routing algorithms. In recent years, many routing algorithms have been proposed for 2D and 3D Networks-on-Chip. In 3D integrated circuits, different devices are stacked through silicon via in which the vertical connections are vulnerable to manufacturing process variations. Therefore, because of the high impact of faulty links or nodes on the performance of a Network-on-Chip, utilizing a fault-tolerant routing algorithm is of great importance especially for 3D Networks-on-Chip in which the vertical links are more vulnerable. In this paper, a new fault-tolerant routing algorithm called FT-ZXY is proposed to be used in 3D Networks-on-Chip. This routing method is capable of tolerating multiple vertical faulty links in addition to single horizontal faulty links without using any virtual channels thus incurs a very low hardware overhead. Experimental results reveal that the proposed routing algorithm has more reliability compared to the previous designs while incurs less latency and requires lower area and power overheads.