طراحي عملگر گسترش تصاوير دو سطحي در تكنولوژي CMOS با توان كم و سرعت بالا
محورهای موضوعی : مهندسی برق و کامپیوتر
مهدیه حاجی‌رحیمی
1
,
احسان‌اله کبیر
2
,
عبدالرضا نبوي
3
1 - دانشگاه تربیت مدرس
2 - دانشگاه تربیت مدرس
3 - دانشگاه تربيت مدرس
کلید واژه: CMOSساختار خط‌لوله‌اي تموجي تركيبيپردازش بي‌درنگ تصويرریخت‌شناسیگسترشتصوير دودويی,
چکیده مقاله :
در اين مقاله روش جديدي براي پياده‌سازي و اجراي سريع عملگر گسترش ریخت‌شناسی با استفاده از معماري خط‌لوله‌اي تموجي تركيبي ارائه مي‌شود. با تغيير كوچكي در اين ساختار مي‌توان از آن براي عملگر فرسايش و در نتيجه عملگرهاي بستن و گشايش نيز استفاده كرد. در اين معماري از فليپ‌فلاپ‌هاي کمتري نسبت به معماري خط‌لوله‌اي معمولي استفاده مي‌شود و با قراردادن واحدهاي تأخير در مسير پالس ساعت، بار پالس ساعت کمتر و توزيع آن آسان‌تر مي‌شود. اين معماري نسبت به معماري خط‌لوله‌اي معمولي سرعتی بالاتر، پيچيدگي سخت‌افزاري كمتر، سطح اشغالي و توان مصرفي پايين‌تری دارد. ساختار خط‌لوله‌اي تموجي تركيبي نسبت به معماري خط‌لوله‌اي تموجي نيز سريع‌تر است و مشكلات اين معماري مانند تعيين پريود پالس ساعت مناسب و متعادل‌كردن تأخير مسيرها را ندارد. معماري پيشنهادي براي پردازش تصاوير دودويی به‌صورت سه تراشه ASIC در تكنولوژي µm CMOS 18/0 با verilog شبیه‌سازی شده است. اين تراشه‌ها قادرند يك تصوير با ابعاد 1024×1024 را با استفاده از يك عنصرساختاري 21×21 در مدت µs 58/256 گسترش دهد و تا فركانس GHz 882/5، GHz 5 و GHz 167/4 كار كنند. توان مصرفي در فرکانس GHz 167/4 با منبع تغذيه V 8/1 برابر mW 597، mW 478 و mW 410 و سطح تراشه‌ها 2mm 118/0، 2mm 087/0 و 2mm 075/0 است.
This paper describes the design of hybrid wave-pipeline architecture for implementation of real time morphological dilation. With minor changes to this architecture, it can be utilized for erosion, closing, and opening operators. The new architecture results in higher speed, less hardware complexity, and lower area and power dissipation compared to conventional pipeline implementation. In addition, it is faster than the wave-pipeline structure, without the difficulty of balancing the delay of long signal paths. Using the new architecture, three ASIC chips in 0.18µm CMOS are designed for binary image processing through Verilog. These chips dilate a 1024×1024 image by a 21×21 structuring element in 256.58μ s. The maximum frequency of the operations is 5.882 GHz, 5 GHz, and 4.167 GHz. For the power supply of 1.8 V and the 4.167 GHz frequency, the power dissipation is 597mW, 478 mW, and 410 mW, and the chip area is 0.118 mm2, 0.087 mm2, and 0.075 mm2, respectively.